Semplificare la stabilità della frequenza per progetti di convertitori di dati e 5G ad alta velocità

La sorgente di frequenza è spesso il collo di bottiglia nascosto nei progetti di convertitori di dati ad alta velocità e di radio 5G. Con l'aumento della velocità dati e l'ingresso del 5G nelle bande di frequenza più elevate, i requisiti in termini di prestazioni diventano sempre più difficili da soddisfare. L'elenco dei requisiti continua a crescere, spesso in direzione contraria agli obiettivi di prestazioni.

Come le fondamenta di un edificio, se la sorgente di frequenza si sposta, tutto ciò che vi è costruito sopra viene compromesso. Le fondamenta sono costituite dal clock o dall'oscillatore controllato in tensione (VCO) locale e qualsiasi instabilità in questo punto si propaga all'intero sistema: nessuno sforzo di progettazione, per quanto accurata, può risolvere il problema.

Il cuore di ogni sintetizzatore di frequenza è un circuito ad aggancio di fase, o PLL. Il PLL è il meccanismo che blocca la frequenza di uscita a un riferimento di precisione e lo mantiene. È ciò che separa una sorgente di frequenza stabile e controllabile da un oscillatore che va alla deriva.

Applicazioni moderne quali radio, radar, array in fase, apparecchiature di test multibanda e infrastrutture wireless passano continuamente da una frequenza all'altra per evitare interferenze, supportare più canali o indirizzare elettronicamente i fasci. Ogni volta che un sistema cambia frequenza, il PLL deve riagganciarsi. Finché ciò non avviene, il segnale è instabile e sostanzialmente inutilizzabile. Il tempo di riaggancio influisce direttamente sulla velocità di risposta del prodotto nel suo complesso.

Un convertitore di dati funziona misurando un segnale in ingresso a intervalli precisi e regolari, spesso milioni di volte al secondo. Il clock determina il momento in cui viene effettuata ciascuna misurazione. Qualsiasi incertezza di temporizzazione nel clock, nota come jitter, ha come conseguenza che le misurazioni vengono effettuate nel momento sbagliato, introducendo errori che appaiono come rumore sull'uscita. Più veloce è il segnale, peggiore è l'effetto.

Nelle radio 5G lo stesso problema si presenta in forma diversa. L'oscillatore locale posiziona il segnale della radio esattamente sulla frequenza corretta. Il rumore di fase nel generatore di clock si traduce in jitter di campionamento, che limita direttamente il rapporto segnale/rumore (SNR) del convertitore e, in ultima analisi, contribuisce alle metriche a livello di sistema come modulo del vettore di errore (EVM).

In entrambi i casi, il risultato è lo stesso: l'incertezza nella sorgente di frequenza introduce errori che non possono essere corretti a valle. Un convertitore che richiede prestazioni dinamiche eccezionali può raggiungere i valori target solo se il clock che lo pilota è altrettanto preciso.

In pratica, il rumore di fase del sintetizzatore determina la quantità di incertezza di temporizzazione che si accumula nel segnale di clock (espressa come jitter RMS, una singola cifra che rappresenta l'entità media di questi errori di temporizzazione) e quindi quanta parte del bilancio di distorsione e rumore del convertitore viene consumata prima ancora che il segnale venga digitalizzato.

Considerazioni progettuali

Quando si progettano applicazioni di convertitori di dati ad alta velocità e 5G, è importante considerare i compromessi che possono influire sulle prestazioni:

• Il rumore di fase determina il rumore di fondo, fissando il limite massimo della gamma dinamica per la migliore chiarezza del segnale che si possa ottenere, indipendentemente dalla qualità di tutti gli altri parametri. In una radio 5G, determina se lo schema di modulazione è decodificabile dal ricevitore.
• Il campo di frequenza determina la flessibilità. Un sintetizzatore che copre la banda di destinazione senza moltiplicazioni o divisioni esterne semplifica il progetto, riduce il numero di componenti ed elimina il rumore e la complessità introdotti da questi stadi aggiuntivi.
• Il tempo di aggancio determina la velocità con la quale il sistema è in grado di cambiare canale o di rispondere a condizioni dinamiche, un fattore critico nelle applicazioni di salto di frequenza e di orientamento del fascio.

Un PLL si aggancia su una frequenza confrontando continuamente la sua uscita con un riferimento ed effettuando le opportune correzioni. Questo processo di correzione è governato da un anello di retroazione e, come ogni anello di retroazione, richiede tempo per assestarsi, poiché l'anello deve rilevare l'errore, reagire ad esso e stabilizzarsi prima che l'uscita sia utilizzabile.

Nei progetti tradizionali, la stessa larghezza di banda di anello che determina la velocità di risposta del PLL influisce direttamente sulle prestazioni in termini di rumore di fase. L'ampliamento dell'anello per ottenere un aggancio più veloce comporta il peggioramento del rumore di fase. Il restringimento dell'anello per migliorare il rumore di fase, invece, influisce negativamente sul tempo di aggancio. Questo compromesso fondamentale comportava che i progettisti dovessero scegliere cosa fosse più importante per la loro applicazione e gestire le conseguenze di questa scelta.

L'ultima generazione di sintetizzatori N frazionari integrati affronta direttamente questi compromessi. Mentre le soluzioni precedenti costringevano i progettisti a scegliere tra le prestazioni del rumore di fase e il livello di integrazione, i dispositivi più recenti combinano un rumore di fase ultrabasso con un'ampia copertura di frequenza, tempi di aggancio rapidi e un ingombro ridotto, consolidando in un'unica soluzione ciò che prima richiedeva più componenti discreti.

Per la temporizzazione del convertitore di dati, ciò significa che il rumore di fondo della sorgente di frequenza non è più il fattore limitante della gamma dinamica del sistema. Per i progetti di radio 5G, ciò significa che il raggiungimento dei valori target del modulo del vettore di errore diventa un problema di sorgente di frequenza che è già stato risolto, piuttosto che un problema che deve essere risolto con l'ingegneria.

I moderni sistemi RF generano tipicamente clock di campionamento e oscillatori locali utilizzando sintetizzatori PLL N frazionari. Sebbene queste architetture consentano una risoluzione di frequenza estremamente fine, la modulazione del rapporto divisore introduce rumore di quantizzazione e segnali spuri frazionari che contribuiscono al profilo complessivo del rumore di fase. Il rumore prodotto da un amplificatore o un filtro influisce sul segnale, ma il rumore prodotto dalla sorgente di frequenza corrompe il riferimento e un cattivo riferimento compromette ogni aggancio che si basi su di esso.

Il VCO su chip semplifica la progettazione della scheda

La sintesi di frequenza a banda larga ha tradizionalmente comportato l'assemblaggio di una catena di segnali a partire da componenti discreti: VCO esterno, PLL, buffer, con tutti i problemi di layout che da questi derivano. Analog Devices, Inc. (ADI) semplifica la progettazione delle schede grazie a soluzioni che integrano il VCO su chip, riducendo la catena in un unico dispositivo con calibrazione rapida per il salto di frequenza, senza sacrificare il rumore di fase e le prestazioni di jitter richieste dai progetti di radio 5G e di convertitori di dati ad alta velocità.

La variazione di frequenza non è istantanea. Quando un PLL riceve l'istruzione di passare a una nuova frequenza, attraversa tre fasi distinte prima che l'uscita diventi utilizzabile. Inizialmente, riceve il comando di variazione. Quindi cerca internamente le impostazioni appropriate per generare la frequenza desiderata; questa fase di ricerca è la più lenta e richiede in genere da 100 a 250 microsecondi in un moderno dispositivo a banda larga. Infine, si stabilizza, assicurando che l'uscita sia sufficientemente pulita per essere utilizzata.

La famiglia ADF4382 di ADI attacca direttamente il lento passaggio intermedio. Invece di eseguire una nuova ricerca ogni volta che viene richiesta una variazione di frequenza, per la calibrazione rapida utilizza una tabella di ricerca su chip con 32 impostazioni precalcolate in punti noti del suo campo di frequenza. Quando viene richiesta una nuova frequenza, trova i due punti memorizzati più vicini e li interpola per arrivare quasi istantaneamente alle impostazioni corrette. Questo riduce il tempo di aggancio totale a meno di 10 microsecondi, fino ad appena 2 microsecondi.

Tre dispositivi presentano un VCO con due core e 512 bande sovrapposte. Condividono inoltre la stessa cifra di merito (-239 dBc/Hz), le stesse prestazioni a bassissimo jitter e la stessa capacità di calibrazione rapida. Ciò che li differenzia è la copertura di frequenza:

• ADF4382 (Figura 1) copre da 687,5 MHz a 22 GHz in uscita, il che lo rende il membro della famiglia con l'estensione di frequenza più elevata, nonché punto di partenza naturale per i progetti di radio mmWave 5G e per altre applicazioni come i radar a banda larga e la strumentazione di test che necessitano di operare all'estremità superiore del campo di frequenza.

Figura 1: Schema che illustra l'architettura funzionale di ADF4382, con un VCO ad alta frequenza integrato che opera da 11 GHz a 22 GHz. Un divisore di uscita RF interno fornisce frequenze di uscita selezionabili (÷1/2/4/8/16) mentre i buffer di uscita RF differenziali forniscono il segnale finale. (Immagine per gentile concessione di Analog Devices, Inc.)

• ADF4382A (Figura 2) è consigliato per la temporizzazione del convertitore di dati ad alte prestazioni, con una copertura da 2,87 GHz a 21 GHz all'uscita, con l'allineamento automatico dell'uscita al fronte di riferimento dell'ingresso su più uscite. Ciò consente di realizzare progetti che utilizzano più convertitori che ricevono il segnale di clock dalla stessa sorgente con relazioni di temporizzazione coerenti.

Figura 2: ADF4382A è ottimizzato per le applicazioni di clock più impegnative nei sistemi di conversione dati ad alta velocità. (Immagine per gentile concessione di Analog Devices, Inc.)

• ADF4383 (Figura 3) estende la copertura verso il basso rispetto al dispositivo ADF4382, ampliando l'applicabilità a progetti che operano in bande di frequenza più basse, pur mantenendo l'architettura con tutte le prestazioni della famiglia, compresa la calibrazione rapida e la stessa cifra di merito. Questo dispositivo sposta la copertura del VCO leggermente verso il basso, da 10 GHz a 20 GHz, consentendo frequenze di uscita fino ad appena 625 MHz con divisori interni. Offre prestazioni migliori in termini di rumore di fase, pertanto è adatto ai sistemi che richiedono oscillatori locali e clock a microonde eccezionalmente puliti.

Figura 3: ADF4383 estende la copertura alle bande delle microonde inferiori e offre una generazione di clock ancora più pulita per applicazioni RF e di conversione dati ad alte prestazioni. (Immagine per gentile concessione di Analog Devices, Inc.)

Tutte e tre le varianti utilizzano un'architettura a divisore di uscita. I divisori di ADF4382 e ADF4383 supportano rapporti di divisione di 1, 2, 4, 8 e 16. ADF4382A dispone di divisori di uscita per 2 e per 4 che generano frequenze in due sottointervalli specifici, rispettivamente da 5,75 GHz a 10,5 GHz e da 2,875 GHz a 5,25 GHz.

Questa architettura consente ai progettisti di convertire l'alta frequenza fondamentale del VCO di ciascun componente in una frequenza di clock o dell'oscillatore locale appropriata per i requisiti specifici del progetto. Poiché il divisore di uscita si trova all'interno dell'anello di retroazione del PLL, l'uscita può essere allineata automaticamente al fronte di riferimento dell'ingresso, semplificando considerevolmente la sincronizzazione multi-chip.

Risoluzione di problemi hardware con il software

Il ritardo dal riferimento all'uscita programmabile della famiglia ADF4382, con una risoluzione inferiore al picosecondo, consente di regolare le relazioni di temporizzazione tra i dispositivi tramite software, anziché dipendere interamente dal layout preciso della scheda. In questo modo, un problema hardware storicamente difficile diventa un problema gestibile mediante programmazione.

Quando si utilizza la calibrazione rapida, la tabella di ricerca deve essere rigenerata se la temperatura di funzionamento si discosta di oltre ±20 °C dalla temperatura alla quale è stata creata. Per i progetti che combinano un ampio intervallo di temperature di funzionamento con rapide variazioni di frequenza, come ad esempio le applicazioni automotive o industriali per esterni, questo diventa una semplice considerazione a livello di firmware piuttosto che una limitazione fondamentale.

Per un progettista, il processo di selezione è semplice. Basta identificare la frequenza di uscita desiderata, verificare quale variante di prodotto la copre senza richiedere moltiplicazioni o divisioni esterne ed effettuare la selezione di conseguenza. Nella maggior parte dei casi, i divisori di uscita interni del dispositivo gestiscono la conversione dalla frequenza fondamentale del VCO alla frequenza di clock o dell'oscillatore locale richiesta dal progetto specifico. Qualunque sia la variante adatta all'applicazione, l'architettura delle prestazioni sottostante è la stessa: stessa cifra di merito, stessa capacità di calibrazione rapida e stessi vantaggi di integrazione.

Conclusione

Riducendo il tempo di commutazione della frequenza, i PLL N frazionari ADF4382, ADF4382A e ADF4383 di ADI mirano a rendere i progetti con salto di frequenza più veloci, più reattivi e più efficienti senza aggiungere rischi legati alla temporizzazione. In caso di cambiamento dei requisiti del progetto, l'architettura condivisa dei dispositivi consente di passare senza problemi ad una variante differente.