Utilizzare i buffer di clock differenziali con bassissimo jitter additivo per architetture di temporizzazione di precisione

I moderni sistemi wireless, digitali ad alta velocità, industriali ed embedded dipendono da clock di sistema di precisione, ma le architetture di temporizzazione sempre più complesse rendono difficile la distribuzione di segnali puliti senza che si accumuli jitter, che aumenta il rumore di fase a radiofrequenza (RF), restringe i margini di temporizzazione dell'interfaccia e riduce l'accuratezza di misurazione e controllo.

Con il crescere delle reti di distribuzione del clock per supportare applicazioni più complesse con richieste di fanout più elevate e requisiti di formato di ingresso/uscita diversi, i progettisti hanno bisogno di componenti di distribuzione più versatili in grado di mantenere la necessaria precisione di temporizzazione.

Questo articolo esamina le sfide che i progettisti di architetture di distribuzione della temporizzazione di precisione devono affrontare. Presenta quindi i buffer di clock differenziale di Skyworks Solutions e mostra come possono essere utilizzati per affrontare queste sfide.

Come una progettazione accurata può risolvere le sfide delle reti di distribuzione del clock

I progetti di sistemi continuano a diventare sempre più complessi in varie aree applicative, ponendo i progettisti di fronte a sfide sempre più impegnative per la fornitura di segnali di clock di riferimento di precisione attraverso reti di circuiti più grandi senza compromettere le prestazioni o aggiungere costi. Ad esempio, nelle applicazioni di data center e di rete di livello enterprise, le robuste reti di distribuzione del clock devono supportare le topologie di commutazione, la sincronizzazione multidominio e la traslazione dei formati di clock tra i sottosistemi. Nei sistemi informatici che utilizzano interconnessioni ad alto throughput come PCI Express, le prestazioni affidabili dipendono dal rispetto di stretti margini di temporizzazione. Nei sistemi industriali ed embedded, la segnalazione accurata del clock è fondamentale per l'acquisizione di dati di precisione e per gli anelli di controllo.

In ognuna di queste applicazioni, i buffer di clock svolgono un ruolo centrale nella propagazione del clock di riferimento attraverso la rete di distribuzione del clock. Ci si aspetta inoltre che funzionino su molteplici formati di segnalazione e domini di tensione, al contempo riducendo al minimo il jitter additivo, ovvero il jitter incrementale che viene aggiunto da un buffer di clock in ogni fase della distribuzione del clock. Il jitter additivo è influenzato da fattori quali la velocità di variazione, il formato di uscita, la tensione di alimentazione e le caratteristiche di prestazioni del buffer di clock.

Velocità di variazione - Mentre un buffer di clock ideale commuta a una soglia di tensione costante, per i dispositivi reali la soglia di commutazione può variare all'interno di una finestra (Figura 1). Più lenta è la velocità di variazione in ingresso, più tempo impiega il segnale a raggiungere la soglia effettiva prima che il buffer commuti, inducendo un jitter additivo in uscita.

Figura 1: La velocità di variazione in ingresso influenza il jitter additivo in quanto influisce sul tempo per il quale il segnale rimane all'interno della regione di soglia di commutazione del buffer. (Immagine per gentile concessione di Skyworks)

Formato di uscita - Le diverse famiglie logiche presentano livelli variabili di jitter additivo perché pilotano segnali con oscillazioni di tensione, velocità del fronte e comportamenti di terminazione differenti. Rispetto alle famiglie logiche che utilizzano formati di segnalazione differenziale a bassa tensione (LVDS) con oscillazioni più ridotte o fronti più lenti, le famiglie logiche come la logica accoppiata emettitore positivo a bassa tensione (LVPECL), con oscillazioni più ampie e fronti più veloci, attraversano più rapidamente la regione di soglia del ricevitore. In questo modo si riduce la sensibilità alle variazioni leggere delle condizioni di rumore o di alimentazione durante la transizione. Lo stile di terminazione e la topologia del driver influenzano anche l'uniformità delle transizioni di un segnale sotto carico, che contribuisce alle differenze nel comportamento del jitter tra le varie famiglie logiche.

Tensione di alimentazione - La tensione di alimentazione influisce sul jitter additivo perché le variazioni sul rail di alimentazione possono spostare le soglie di commutazione interne del circuito di buffer e alterare momentaneamente la temporizzazione del fronte effettiva quando il dispositivo rigenera il clock di ingresso. Quando il rumore di alimentazione modula queste soglie, anche leggermente, il fronte di clock può attraversare la soglia prima o dopo il previsto, producendo un'ulteriore incertezza di temporizzazione. Naturalmente, questo effetto è più pronunciato con fronti di ingresso più lenti o con famiglie logiche che generano oscillazioni di tensione minori, in cui il segnale supera solo marginalmente la soglia di commutazione.

Caratteristiche di prestazioni del buffer di clock - Le caratteristiche del buffer di clock determinano in ultima analisi l'efficacia con cui gestisce i fattori che influenzano il jitter additivo in una rete di distribuzione del clock.

Come i buffer di clock differenziale consentono la precisione della temporizzazione

Con l'inasprirsi dei requisiti di sistema, i buffer di clock SKY535xx di Skyworks offrono la combinazione di bassissimo jitter additivo e supporto di famiglie logiche differenti richiesta nelle architetture di temporizzazione di precisione. Le prestazioni e la flessibilità di questi buffer soddisfano i requisiti di un'ampia gamma di casi d'uso, inclusi i sistemi PCIe Express da Gen1 a Gen7, la connettività di rete ad alta velocità, i sistemi embedded e industriali critici dal punto di vista della temporizzazione, la traslazione di formato tra domini di clock e la sincronizzazione in applicazioni wireless e di strumentazione sensibili alla temporizzazione.

Lo stadio di ingresso flessibile di questi dispositivi è dotato di un multiplexer 3:1 che supporta due ingressi universali di qualsiasi formato (CLK0, CLK1) e un ingresso a cristallo (XA). Lo stadio di uscita comprende due banchi di uscita di clock (A e B) che supportano 10 uscite differenziali totali in SKY53510, otto in SKY53580 e quattro in SKY53540.

Inoltre, i dispositivi SKY535xx forniscono pin di alimentazione separati per la logica del core (VDD), l'uscita di riferimento (REFOUT), il driver di clock (VDDOC) e ciascun banco di uscita (VDDOA, VDDOB) (Figura 2). Inoltre, integrano regolatori a bassa caduta di tensione (LDO) per mantenere un elevato rapporto di reiezione dell'alimentazione, al contempo semplificando la progettazione riducendo il numero di componenti esterni necessari per supportare il funzionamento a basso jitter.

Figura 2: I dispositivi SKY535xx supportano configurazioni complesse della rete di distribuzione del clock, inclusi un multiplexer di ingresso 3:1 e due banchi di uscita indipendenti, consentendo la distribuzione del clock a basso jitter su più formati e tensioni. (Immagine per gentile concessione di Skyworks)

Per supportare la flessibilità su più famiglie logiche e rail di alimentazione, i due ingressi universali della famiglia SKY535xx accettano un'ampia gamma di intervalli di tensione e formati di clock ampiamente utilizzati su CLK0 e CLK1. Questi formati includono LVPECL, LVDS, S-LVDS, HCSL, CML, SSTL, HSTL e LVCMOS accoppiato in c.a. a 1,8 V, 2,5 V o 3,3 V.

Progettati per funzionare in modo indipendente da sorgenti a 1,8 V, 2,5 V o 3,3 V dedicate, i due banchi di uscita dei dispositivi SKY535xx possono essere programmati per generare uscite LVPECL, LVDS, S-LVDS, HCSL o tristate (Hi-Z) utilizzando i pin di controllo del formato del segnale di uscita SFOUTA e SFOUTB per i banchi di uscita A e B, rispettivamente (Figura 3).

Figura 3: I pin di controllo del formato del segnale di uscita (SFOUTx) dedicati consentono di selezionare in modo indipendente il formato del segnale di uscita per ciascuno dei due banchi di uscita del dispositivo SKY535xx. (Immagine per gentile concessione di Skyworks)

Realizzati per la distribuzione di segnali di clock ad alte prestazioni, i dispositivi SKY535xx supportano il funzionamento ad alta frequenza con ogni formato di uscita, inclusi c.c. fino a 3,1 GHz per LVPECL, c.c. fino a 3 GHz per LVDS e c.c. fino a 800 MHz per HCSL. Allo stesso tempo, presentano un bassissimo jitter additivo in tutti i formati. Ad esempio, questi dispositivi mostrano un jitter additivo di soli 35 fs RMS (tip.) e 47 fs RMS (max) per un clock di 156,25 MHz in formato LVPECL, misurato con una larghezza di banda di integrazione da 12 kHz a 20 MHz (Figura 4). Offrono prestazioni simili in altri formati di uscita, con solo un modesto aumento del jitter alle frequenze più basse.

Figura 4: I dispositivi SKY535xx presentano un bassissimo jitter additivo in tutti i formati logici di uscita, con solo un modesto aumento del jitter alle frequenze più basse. (Immagine per gentile concessione di Skyworks)

La combinazione di prestazioni e flessibilità offerta dai dispositivi SKY535xx di Skyworks li rende particolarmente efficienti per il supporto di architetture di temporizzazione complesse che richiedono la coesistenza di molteplici domini di clock, standard di segnalazione e livelli di tensione senza compromettere le prestazioni di jitter. Il fanout scalabile di questi dispositivi supporta l'espansione della rete di distribuzione del clock senza richiedere dispositivi aggiuntivi che potrebbero introdurre ulteriore jitter o incertezza di temporizzazione e aumentare i costi e la complessità del progetto. Inoltre, grazie al supporto di più formati e livelli di uscita, un singolo dispositivo SKY535xx può servire endpoint eterogenei, semplificando la progettazione e riducendo il numero di dispositivi di buffer richiesti.

Per garantire segnali di clock puliti nelle reti di distribuzione estese, il driver REFOUT della famiglia SKY535xx incorpora il campionamento sincrono del riferimento di abilitazione dell'uscita (OE_REF), assicurando che REFOUT inizi a commutare solo in corrispondenza dei limiti di clock definiti. Questa funzione aiuta a stabilizzare il comportamento di temporizzazione a valle, evitando impulsi malformati che potrebbero altrimenti portare a un falso rilevamento del fronte o a transizioni spurie, con conseguenti transizioni ambigue o incomplete nella logica a valle.

Implementazione di soluzioni di distribuzione del clock a bassissimo jitter

Per ottenere le prestazioni nominali di jitter additivo, Skyworks raccomanda di far funzionare questi dispositivi con una velocità di variazione differenziale di 3,0 V/ns e di 1,0 V/ns per i formati a terminazione singola. Come già osservato, il jitter additivo può aumentare quando la velocità di variazione diminuisce con qualsiasi buffer di clock. Con questi dispositivi, tuttavia, i progettisti possono utilizzare l'ingresso a cristallo XA integrato per ridurre il jitter additivo nei progetti di distribuzione del clock che operano a frequenze più basse o con ampiezze inferiori, riducendo così le velocità di variazione. Un confronto del jitter additivo risultante dal pilotaggio dell'ingresso XA o CLK0 con un'onda sinusoidale a terminazione singola mostra che l'ingresso a cristallo XA può presentare un jitter ridotto (Figura 5).

Figura 5: A frequenze e ampiezze di ingresso inferiori, il pilotaggio dell'ingresso XA con un'onda sinusoidale a terminazione singola può ottenere un jitter additivo inferiore rispetto al pilotaggio dell'ingresso CLK0 o CLK1 con lo stesso segnale. (Immagine per gentile concessione di Skyworks)

Come già detto, la velocità di variazione è solo uno dei molteplici fattori che influenzano il jitter in una rete di distribuzione del clock. Di conseguenza, il successo dell'implementazione di soluzioni complesse di distribuzione del clock dipende da un'attenta valutazione delle configurazioni proposte e dalla misurazione delle prestazioni.

A tal fine, la scheda di valutazione SKY53510-EVB di Skyworks funge sia da piattaforma di valutazione che da progetto di riferimento per la caratterizzazione delle prestazioni del dispositivo e la convalida delle pratiche di implementazione. Progettata per la massima facilità d'uso, la scheda non richiede alcuna installazione di software e fornisce invece molteplici ponticelli e interruttori per la configurazione di un dispositivo SKY53510 a 10 uscite integrato (Figura 6).

Figura 6: La scheda di valutazione SKY53510-EVB offre accesso completo ai pin del buffer di clock SKY53510 tramite una serie di ponticelli e interruttori, semplificando la valutazione di diverse configurazioni operative del buffer di clock. (Immagine per gentile concessione di Skyworks)

I progettisti alimentano la scheda collegando un adattatore di alimentazione da parete, un cavo USB o una sorgente esterna a 5 V_c.c.. Ponticelli separati configurano in modo indipendente VDD, VDDOA, VDDOB e VDDOC per il funzionamento a 1,8 V, 2,5 V o 3,3 V e consentono di utilizzare i quattro LDO integrati dedicati o una fonte di alimentazione esterna che bypassi gli LDO. CLK0 e CLK1 del dispositivo sono accessibili tramite connettori SMA e supportano clock differenziale o a terminazione singola.

In alternativa, i progettisti possono pilotare l'ingresso XA di SKY53510 utilizzando il cristallo a 54 MHz integrato o un clock esterno. I banchi A e B di uscita possono essere configurati in modo indipendente per LVPECL, LVDS, S-LVDS, HCSL o Hi-Z mediante un interruttore DIP e ogni banco include tensioni di alimentazione selezionabili per supportare la traslazione di livello e la distribuzione di segnali di clock in formato misto.

La sezione di ingresso configurabile della scheda consente ai progettisti di confrontare il comportamento degli ingressi differenziali su CLK0 e CLK1 con il pilotaggio a cristallo su XA, di valutare l'impatto della terminazione c.a. e c.c. appropriata per le diverse famiglie logiche e di valutare in che modo la velocità di variazione di ingresso influenza il jitter additivo. La scheda include anche reti di terminazione di riferimento per le uscite LVPECL, LVDS, S-LVDS e HCSL, con esempi pratici per preservare la qualità del fronte e ridurre al minimo il jitter nei layout di produzione.

La scheda è dotata di tracce di calibrazione CAL_IN e CAL_OUT che corrispondono esattamente, per lunghezza e geometria della traccia, ai percorsi di ingresso e di uscita, consentendo una misurazione accurata del ritardo di propagazione e dei parametri di skew uscita-uscita che sono alla base delle prestazioni di distribuzione dei segnali di clock multidominio.

Conclusione

Le architetture di temporizzazione necessarie per le applicazioni ad alte prestazioni presentano ai progettisti sfide sempre maggiori in termini di distribuzione di clock di riferimento puliti su molteplici domini e formati di segnalazione. I buffer di clock differenziale SKY535xx di Skyworks rispondono a queste sfide offrendo un bassissimo jitter additivo e opzioni di ingresso e uscita flessibili.