Principi base del mondo analogico - Parte 3: ADC pipeline e come usarli

Nota del redattore: i convertitori analogico/digitale (ADC) collegano il mondo analogico a quello digitale e sono quindi fondamentali in qualsiasi sistema elettronico connesso al mondo reale. Svolgono un ruolo determinante anche per le prestazioni di un sistema. Questa serie illustra nei dettagli i fondamenti degli ADC, i vari tipi e le rispettive applicazioni. La Parte 1 tratta gli ADC SAR, la Parte 2 parla dei convertitori delta-sigma (ΔƩ) e questa Parte 3 spiega le funzioni, le caratteristiche e l'uso degli ADC pipeline. La Parte 4 mostra come gli ADC delta-sigma possono generare risultati di rumore ultrabasso. La Parte 5 esplora i problemi di pilotaggio dell'ingresso che affliggono gli ADC SAR.

Gli ADC sono utili ad esempio per stazioni base per infrastrutture cellulari multiportante ad altissima velocità, telecomunicazioni, osservazioni di predistorsione digitale e ricevitori backhaul - tutte applicazioni che richiedono ADC che eseguono l'elaborazione nell'ordine dei gigacampioni al secondo. La Parte 1 e la Parte 2 di questa serie sul mondo analogico parlano rispettivamente degli ADC con registro ad approssimazioni successive (SAR) e di quelli di tipo delta-sigma (ΔƩ) e spiegano come applicarli nelle situazioni appropriate. Tuttavia, nessuna delle due tecnologie è all'altezza della sfida di produrre risultati nell'ordine dei gigacampioni al secondo (Gsps).

Ad esempio, l'ADC SAR utilizza un algoritmo "snapshot" e quindi la sua velocità è limitata a 10 megacampioni al secondo (Msps) a causa del suo approccio seriale. Nel caso dell'algoritmo di sovracampionamento ad alta risoluzione dell'ADC ΔƩ, ciò richiede un tempo supplementare per acquisire e calcolare la media di più campioni che creano velocità dei dati in uscita a 24 bit fino a 5 MHz. Le frequenze Gsps sono molto al di fuori del campo di frequenza di campionamento degli ADC SAR e degli ADC ΔƩ. 

La soluzione a questo problema di ADC ad altissima velocità è un ADC pipeline che elabora più campioni mentre invia i dati all'uscita a velocità nell'ordine dei Gsps.

Questo articolo mette brevemente a confronto gli ADC ΔƩ, SAR e pipeline e poi discute i problemi associati all'ottenimento di uscite ad alta velocità e spiega perché gli ADC pipeline sono un'ottima alternativa per le applicazioni ad alta velocità. Presenta due ADC pipeline di Texas Instruments: uno che enfatizza la precisione, l'altro l'alta velocità e mostra come usarli.

Che cos'è un ADC pipeline?

Un ADC pipeline consiste in diversi stadi consecutivi. Il primo stadio strutturato e differenziale valuta il valore del bit più significativo (MSB) e poi condiziona il segnale e lo passa allo stadio successivo per una conversione MSB-1. Ogni stadio esegue un'operazione in concomitanza con gli altri stadi (Figura 1).

Figura 1: La topologia pipeline ha più stadi per implementare la conversione di un bit del convertitore multibit e quindi condiziona il segnale e lo passa allo stadio successivo. (Immagine per gentile concessione di Texas Instruments)

Nella Figura 1, gli stadi sono funzionalmente simili e risolvono solo uno o due bit. Ogni stadio ha un sample-and-hold (S/H), un ADC flash a bassa risoluzione e una funzione di condizionamento del segnale. Il primo stadio riceve il campione e produce immediatamente una decisione MSB. Il valore digitale MSB va al primo latch (Latch 1). Se la decisione MSB è uno, lo stadio sottrae il valore MSB della carica dal campione. Poi il convertitore pipeline applica un multiplo di guadagno 2x alla carica rimanente. Quando uno stadio completa le sue operazioni, passa la differenza analogica agli stadi successivi. Il bello di un progetto con un multiplo di guadagno 2x è che gli stadi da 1 a n sono fondamentalmente lo stesso circuito.

Il numero di stadi spesso corrisponde al numero di bit ADC. L'uscita di conversione finale combina i risultati digitali di ogni stadio nel latch di uscita. Questo processo di conversione comporta una latenza dei dati pari a diversi cicli di clock.

Confronto tra il campionamento di un ADC ΔΣ, SAR e pipeline

Il convertitore ΔΣ utilizza un algoritmo di sovracampionamento per implementare filtri digitali a risposta impulsiva finita (FIR) o risposta impulsiva infinita (IIR). Questi filtri creano la latenza o il ritardo dell'uscita del segnale mentre si acquisiscono più campioni, facendo di una risoluzione estremamente alta un compromesso positivo. Di conseguenza, il tempo di acquisizione è superiore a quello di un SAR o di un convertitore pipeline, entrambi i quali campionano il segnale una sola volta per conversione (Figura 2).

Figura 2: L'ADC ΔƩ più lento e della massima risoluzione serve segnali a frequenza inferiore. L'ADC SAR a media risoluzione e velocità moderata facilita le applicazioni per uso generale. L'ADC pipeline ad alta velocità e risoluzione inferiore è adatto per soluzioni all'avanguardia ad alta velocità. (Immagine per gentile concessione di DigiKey)

L'ADC SAR genera un'istantanea del segnale di ingresso con un punto di acquisizione definito nel tempo. Utilizzando le tecniche di ridistribuzione della carica, l'ADC SAR completa velocemente la conversione a latenza zero. Il convertitore pipeline utilizza tecnologie di sottocampionamento per le conversioni ad alta velocità utilizzando tecniche di ridistribuzione della carica e ritardando la comparsa dei risultati sull'uscita. Questo algoritmo di conversione crea la latenza dei dati.

La velocità di latenza rispetto alla velocità di conversione è diversa tra gli ADC SAR, pipeline e il convertitore ΔƩ (Figura 3).

Figura 3: L'algoritmo di sovracampionamento e di calcolo della media dell'ADC ΔƩ crea un ritardo nella comparsa della parola finale dei dati di uscita. Poiché l'uscita dell'ADC SAR appare prima dell'acquisizione del campione successivo, la latenza dell'ADC SAR è pari a zero. Il ritardo nel risultato dei dati del convertitore pipeline crea una latenza non zero. (Immagine per gentile concessione di DigiKey)

Nella Figura 3, il convertitore ΔƩ calcola la media di più campioni per ogni risultato di conversione. Il filtro a media dell'ADC ΔƩ è di solito un filtro digitale FIR o IIR. Questo calcolo della media multi-campionamento aumenta il tempo di conversione complessivo. Tuttavia consente risoluzioni elevate, creando una dipendenza di tempo/precisione del throughput.

Il tempo di conversione del convertitore SAR comprende il tempo di acquisizione del segnale di ingresso e il tempo di conversione. Il tempo di acquisizione consente al segnale di ingresso di stabilizzarsi prima che si verifichi il momento effettivo di acquisizione del segnale. Il tempo di trasmissione è una combinazione della ridistribuzione della carica interna e dei segnali di uscita dati seriali consecutivi, a partire dal valore MSB.

Con un ADC pipeline, l'utente avvia l'acquisizione del campione con il fronte di salita (o di discesa) del clock di ingresso esterno. La carica acquisita per questo campione passa a un secondo stadio, mentre il convertitore acquisisce l'equivalente della carica di un altro segnale di ingresso e il secondo stadio accerta il valore MSB. Sul successivo clock esterno, il secondo segnale acquisito va al secondo stadio, mentre il primo segnale va al terzo stadio. Durante questo ciclo di clock, viene determinato il valore MSB-1 del primo segnale acquisito e MSB del secondo segnale acquisito. Questo processo continua per ogni segnale acquisito. Quando un segnale di ingresso ha una rappresentazione completa dell'uscita digitale, lo stadio di uscita del convertitore presenta una rappresentazione parallela del segnale di ingresso.

Il risultato di questa architettura è che gli ADC pipeline sono diffusi per frequenze di campionamento da pochi megacampioni al secondo a oltre 1 Gsps. Le risoluzioni vanno da 8 bit con frequenze di campionamento maggiori fino a 16 bit con frequenze inferiori. Queste risoluzioni e velocità di campionamento soddisfano un'ampia gamma di applicazioni, tra cui l'imaging per dispositivi ad accoppiamento di carica (CCD), l'imaging medicale a ultrasuoni, i ricevitori digitali, le stazioni base, la predistorsione digitale e il video digitale. Alcune di queste applicazioni prediligono la precisione e la velocità.

Gli ADC pipeline di precisione

Un buon esempio di un ADC pipeline di precisione è l'ADC ADC16DX370 di Texas Instruments, un ADC pipeline a 16 bit, 370 Msps a doppio canale, seguito da un'interfaccia back-end a 7,4 Gbit/s JESD204B. Con un segnale di ingresso a 150 MHz, il rapporto segnale/rumore (SNR), la gamma dinamica senza spurie (SFDR) e la densità spettrale del rumore (NSD) di ADC16DX370 sono rispettivamente di 69,6 decibel a fondo scala (dBFS), 88 dBFS e -152,3 dBFS/Hertz.

Ogni ADC ha un buffer di ingresso e un circuito di correzione degli squilibri, oltre alle necessarie tensioni di riferimento con driver interni. Il buffer di ingresso integrato elimina il rumore di carica del condensatore di campionamento interno commutato e il rumore di ritorno della carica. Questo buffer allevia i requisiti dell'amplificatore di pilotaggio, del filtro antialiasing e di adattamento di impedenza (Figura 4).

Figura 4: L'ADC ADC16DX370 ad alte prestazioni da 370 Msps è un doppio ADC pipeline con un riferimento interno che converte i segnali analogici in parole digitali a 16 bit. (Immagine per gentile concessione di Texas Instruments)

L'ADC ADC16DX370 deriva il clock di campionamento dall'ingresso CLKIN con un ricevitore a basso rumore e un divisore di clock. Un divisore di clock sull'ingresso distribuisce un segnale di clock ad alta frequenza in tutto il sistema e si divide localmente all'altezza del dispositivo ADC per evitare l'accoppiamento di segnali a frequenze intermedie (IF) comuni in altre parti del sistema. La latenza del core dell'ADC è di 12,5 cicli di clock (Figura 5).

Figura 5: Il diagramma di temporizzazione mostra che la latenza del core ADC è di 12,5 cicli di clock. (Immagine per gentile concessione di DigiKey)

Il campionamento avviene sul fronte di salita del segnale differenziale (CLKIN+) – (CLKIN-). Come valore minimo del core, il codice dell'uscita digitale è disponibile dopo 12,5 cicli di clock di latenza dei dati. I fattori del divisore di frequenza di ingresso CLKIN sono 1, 2, 4 o 8.

ADC16DX370 è dotato di pin di ingresso di clock differenziale. La terminazione interna in c.c. di ogni pin è un resistore di 50 Ω per una terminazione differenziale interna totale di 100 Ω. I pin di ingresso di clock richiedono un accoppiamento c.a. esterno.

La progettazione della scheda CS per un doppio ADC dual pipeline è fondamentale per le massime prestazioni. Sono necessari almeno sei strati per instradare adeguatamente tutti i segnali in entrata e in uscita dal dispositivo. Gli strati di instradamento del segnale richiedono piani di massa solidi adiacenti per controllare i percorsi di ritorno del segnale per minimizzare le aree di loop e l'instradamento su microstriscia e strip-line deve fare attenzione a controllare le impedenze. L'uso di piani di alimentazione e di piani di massa solidi adiacenti controlla i percorsi di ritorno dell'alimentazione. Inoltre, riducendo al minimo lo spazio tra il piano di alimentazione e quello di massa, si aumenta il disaccoppiamento distribuito e si migliorano le prestazioni.

Le applicazioni finali dell'ADC ADC16DX370 sono i ricevitori ad alta frequenza di campionamento IF, i ricevitori per stazioni base multiportante e i ricevitori multimodali e multibanda che integrano una risoluzione più elevata e una velocità di conversione di 370 Msps. Questo ADC pipeline a 16 bit offre le prestazioni SNR (69,6 dBFS) necessarie per distinguere i piccoli segnali provenienti dal rumore di fondo, ad esempio, in un sottosistema con ricevitore RF a eterodina.

Per aiutare i progettisti a valutare ADC16DX370, l'ADC è supportato dalla scheda di valutazione ADC16DX370EVM con il software associato High-Speed Data Converter (HSDC) Pro. La scheda di valutazione è fornita con un cavo mini-USB per il collegamento a un PC. TI fornisce anche la scheda di progettazione di riferimento TSW16DX370EVM che può essere utilizzata per valutare una soluzione di sottosistema con ricevitore IF con larghezza di banda utilizzabile oltre 100 MHz.

ADC pipeline ad alta velocità

Laddove l'alta velocità e l'ampia gamma dinamica sono fattori prioritari, i progettisti possono utilizzare ADS54J20 di Texas Instruments, un ADC a doppio canale, 12 bit, 1 Gsps. La progettazione di questo ADC fornisce un SNR elevato di 67,8 dBFS con un rumore di fondo di -157 dBFS/Hz. Questo ADC è perfetto per applicazioni che puntano alla massima gamma dinamica su un'ampia larghezza di banda istantanea (Figura 6).

Figura 6: Il doppio ADC pipeline ADS54J20 fornisce la correzione di interleaving per ottenere un rumore di fondo di -157 dBFS/Hz e opzioni di filtraggio di decimazione digitale. (Immagine per gentile concessione di Texas Instruments)

Nella Figura 6, gli algoritmi di interleaving e dithering di ADS54J20 sono utilizzati per ottenere uno spettro pulito con un elevato SFDR. Il dispositivo offre inoltre varie opzioni di filtraggio di decimazione programmabili per sistemi che richiedono valori SNR e SFDR più elevati su un ampio campo di frequenze .

Il filtro di decimazione passa-banda ha un mixer digitale e tre filtri FIR concatenati per creare una latenza di circa 134 cicli di clock di uscita, più un gate logico e un ritardo di propagazione del buffer di uscita pari a 4 ns (Figura 7).

Figura 7: Il diagramma di temporizzazione indica che la latenza dell'ADC è di 134 cicli di clock più i gate logici e il ritardo di propagazione del buffer di uscita (t_PD). (Immagine per gentile concessione di Texas Instruments)

Il blocco digitale, il motore interleaving e il filtro di decimazione (Figura 6), in combinazione con la frequenza di clock ad alta velocità di campionamento 1 GHz contribuiscono alla latenza del convertitore.

Alcune delle applicazioni finali per ADS54J20 sono gli array di radar e antenne, i ricevitori wireless a banda larga e sistema di terminazione modem via cavo (CMTS) e ricevitori DOCSIS 3.1.

ADS54J20 è anche supportato da una scheda di valutazione, ADS54J20EVM (Figura 8).

Figura 8: L'ADC ad alta velocità ADS54J20 è supportato dalla scheda di valutazione ADS54J20EVM fornita con un cavo mini-USB e un cavo di alimentazione. (Immagine per gentile concessione di Texas Instruments)

ADS54J20EVM è utilizzato anche in combinazione con il software HSDC Pro ed è dotato di un cavo mini-USB per il collegamento a un PC, oltre che di un cavo di alimentazione.

Conclusione

Sebbene gli ADC SAR e ΔƩ abbiano la loro utilità, per risolvere la sfida degli ADC ad altissima velocità serve un ADC pipeline che elabora più campioni, pur continuando a inviare i dati all'uscita a velocità nell'ordine di centinaia di chilocampioni al secondo fino a gigacampioni al secondo. Tuttavia, non tutti gli ADC pipeline si concentrano solo sulla velocità. Come si è mostrato, è possibile ottenere anche una maggiore precisione.

Indipendentemente da ciò, gli ADC pipeline sono una scelta eccellente per stazioni base cellulari ad alta velocità, stazioni base per infrastrutture cellulari multiportante ad altissima velocità, telecomunicazioni, osservazioni di predistorsione digitale, ricevitori backhaul e molte altre applicazioni che richiedono la conversione ad alta velocità.